verilog 中取非和取反有什麼區別,爲什麼要用兩種符號

題目：

verilog 中取非和取反有什麼區別,爲什麼要用兩種符號

解答：

請查閱Verilog2001語法規範40頁
【1】! 意思是Logical negation,邏輯取反.
【2】~ 意思是 Bit-wise negation,按bit取反.
從字面上,你就能知道他們的差別
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