關於verilog 的always的用法..

題目：

關於verilog 的always的用法..
第一個問題:
比如說我們有always @(a or b) begin
if(a) q

解答：

1.每當A,B變化時,這個塊就執行.ALWAYS後面的叫敏感參數列表,不表示信號值,而是信號變化觸發這個塊的執行.
2.如果綜合邏輯沒有問題,就是a的每一個元素變化時,這個塊都要執行.
如果ALWAYS塊的敏感參數列表沒有帶時鐘,這個塊將被綜合成一個組合迴路.參照組合迴路的真值表.當輸入端任何一個信號變化時,輸出將立即做相應的變化,對吧.
如果ALWAYS後代的是時鐘,那ALWAYS塊將被綜合成一個時序迴路.一般情況下,當時鐘變化時,ALWAYS塊執行~